@misc{oai:mie-u.repo.nii.ac.jp:00015193,
 author = {Watanabe, Hiroki and 渡邊, 裕生},
 month = {Mar},
 note = {application/pdf, 半導体回路に代わる高速・低消費電力の論理回路として，近年単一磁束量子回路（RSFQ）論理回路の研究が活発に行われている。将来的に半導体集積回路と同様に大規模化が見込まれており、これまでに、RSFQ 回路を用いたマイクロプロセッサ等の演算回路の設計・試作がされている。
ゲート等の素子間の情報伝達は、半導体集積回路の場合、電位の高低により行われるが、RSFQ 回路では、パルスを用いて行われる。加えて、RSFQ 回路では、論理ゲートはクロック入力を持っておりゲートがクロックに同期して動作する。このクロックパルス入力が定めるクロックサイクル内にデータ入力ポートへパルスが到着した場合、入力された論理値は1、到着しない場合、論理値は0 となる。
半導体集積回路と同様に、RSFQ 回路でも製造された回路の機能が正しく実装されているかどうかテストされる。ここでテストは、テストパタンと呼ばれる信号を回路に入力し、その応答を解析することで行われる。近年の集積回路製造において、大規模な回路に対する高品質なテストが要求されており、可能な限り少ないテストパタンで、発生しうる多くの故障を検出・診断すべきである。このことから、そのようなパタンを生成可能なテストパタン生成手法を計算機で実行し生成する。
RSFQ回路では、スイッチング速度がピコ秒レベルと高速であるので、配線のばらつきや動作環境の影響が相対的に大きい。そのため、ゲートの入力においてパルスの到着順が変わることにより設計とは異なるとゲートの機能を持つことが高い頻度で発生する。先行研究において、半導体回路にはないこの「ゲートへのパルスの到着順が設計と異なること」をタイミング故障と定義しており、そのテストパタン生成手法を提案している。生成過程で、回路に発生するタイミング故障を再現する故障シミュレーションを、膨大な回数実行する必要があるが、故障シミュレーションの実行は計算コストが高いため、大規模な回路のテストパタン生成には最適化が必須である。
本研究では、RSFQ回路の故障診断のためのタイミング故障シミュレーションを高速化し、テストパタン生成の実用性向上を目指す。本報告では、SFQ 回路の単一ゲートにおけるパルスの到着順が1 箇所入れ替わる故障を考える。
故障シミュレーションでは、正常な回路の動作と故障した回路の動作との両方をシミュレーションする。その際、本手法では両回路の動作の類似性に着目し、故障回路のシミュレーションでは故障が影響し得る領域のゲートのみをシミュレートし、重複した計算を削減する。また、RSFQ回路ではゲートがクロック入力を持つため、組み合わせ回路はパイプライン動作を持つ。この性質から、各クロックサイクルでテストパタン生成に関連のないステージが存在する。本手法では、これらのステージに属するゲートのシミュレーションを省略し高速化を行う。
本手法の効果を評価するため、既存の組み合わせ回路データセットを用いて速度比較実験及び提案手法を用いたテストパタン生成の生成時間の測定を行った。本手法は未改良の方法と比較して大幅な速度向上を達成し、実験で用いた回路データにおいて現実的な時間でパタン生成が可能であることが示せた。, In recent years, single-flux quantum circuits (RSFQ) have been actively studied as an alternative to CMOS circuits for high-speed and low-power logic circuits. SFQ circuits are expected to follow the same trajectory as the evolution of semiconductor integrated circuits, with circuits becoming larger and larger in the future, and microprocessors and other arithmetic circuits based on RSFQ circuits have been designed and prototyped so far.
In the case of semiconductor integrated circuits, information is trans-mitted between gates and other elements by means of high and low electric potentials, but in RSFQ circuits, information is transmitted by means of voltage pulses. In addition, in RSFQ circuits, logic gates have clock in-puts, and the gates operate in synchronization with the clock. If the pulse arrives at the data input port within the clock cycle specified by the clock pulse input, the input logic value is 1. If the pulse does not arrive, the logic value is 0.
As with CMOS integrated circuits, RSFQ circuits are also tested to ensure that the functions of the manufactured circuit are implemented correctly. The test is done by inputting a set of signals called a test pattern into the circuit and analyzing the response. In recent years, high quality testing of large-scale circuits is required in integrated circuit manufacturing, and as many possible failures as possible should be detected and diagnosed with as few test patterns as possible. For this reason, a test pattern generation method that can generate such patterns is implemented and generated by a computer.
In the RSFQ circuit, since the switching speed is as fast as picosecond level, the effects of wiring variation and operating environment are relatively large. Therefore, it is highly likely that the gate functions differently from the design due to the change in the order of arrival of the pulses at the gate input. In a previous study, we defined a timing fault as “a difference in the order of arrival of pulses to the gate from the design”, which is not found in semiconductor circuits, and proposed a method for generating test patterns. In the process of generating the test pattern, it is necessary to run a large number of fault simulations to reproduce the timing faults that occur in the circuit, but since running fault simulations is computationally expensive, optimization is essential for generating test patterns for large-scale circuits.
This research aims to improve the practicality of test pattern generation by accelerating the simulation of timing faults for fault diagnosis in RSFQ circuits. In this report, we consider a fault in which the order of arrival of pulses in a single gate of an SFQ circuit is switched at one point.
In the fault simulation, both the normal circuit operation and the operation of the fault circuit are simulated. In this method, we focus on the similarity of the behavior of the two circuits, and in the simulation of the fault circuit, only the gates in the region that can be affected by the fault are simulated to reduce duplicate calculations. In addition, since the gates of the RSFQ circuit have clock inputs, the combined circuit has pipeline operation. Due to this nature, there are stages in each clock cycle that are not related to the test pattern generation. In this method, the simulation of the gates belonging to these stages is omitted to improve the speed.
In order to evaluate the effectiveness of the proposed method, we conducted speed comparison experiments and measured the generation time of test pattern generation using the proposed method on an existing combinational circuit data set. The proposed method achieved a significant speedup compared to the naive method, and it was shown that the patterning generation could be done in a realistic time for the circuit data used in the experiments., 三重大学大学院工学研究科 情報工学専攻 コンピュータアーキテクチャ研究室, 36p},
 title = {単一磁束量子論理回路の故障診断のためのタイミング故障シミュレーションの高速化},
 year = {2022}
}