{"created":"2023-06-19T11:40:37.046013+00:00","id":9056,"links":{},"metadata":{"_buckets":{"deposit":"b108d089-0887-44de-9bc9-be026e3024e8"},"_deposit":{"created_by":15,"id":"9056","owners":[15],"pid":{"revision_id":0,"type":"depid","value":"9056"},"status":"published"},"_oai":{"id":"oai:mie-u.repo.nii.ac.jp:00009056","sets":["366:640:641:647"]},"author_link":["22650","22649"],"item_7_biblio_info_6":{"attribute_name":"書誌情報","attribute_value_mlt":[{"bibliographicIssueDates":{"bibliographicIssueDate":"2011-01-01","bibliographicIssueDateType":"Issued"}}]},"item_7_contributor_61":{"attribute_name":"修士論文指導教員","attribute_value_mlt":[{"contributorNames":[{"contributorName":"高瀬, 治彦","lang":"ja"}],"nameIdentifiers":[{"nameIdentifier":"22650","nameIdentifierScheme":"WEKO"}]}]},"item_7_description_14":{"attribute_name":"フォーマット","attribute_value_mlt":[{"subitem_description":"application/pdf","subitem_description_type":"Other"}]},"item_7_description_4":{"attribute_name":"抄録","attribute_value_mlt":[{"subitem_description":"近年，半導体製造技術の進歩によりLSI の高集積化が進み，システム全体が1チップ上に実現できるようになってきている．そのような大規模チップはSoC（System-on-Chip）と呼ばれている．しかし，SoC の大規模化により，機能ブロック（コア）間結合用のバスの配線遅延の影響からクロック数を上げることができない問題が出てきた．そこで効率のよい通信手段のSoC として，バス結合に代わりネットワーク結合によってコア間を結ぶNoC（Network-on-Chip）の研究が行われている．NoC の設計では，コアの既存設計を再利用するコアベース設計が行われている．そのため，製造の最終工程で行われるテストにおいて，コアごとに作成されたテストデータを用い，コアごとに独立してテストを行うコアテスト法が用いられる．また，従来はテストのためにLSI 内部にテスト専用信号線を組み込んでいた．しかし，この方法はコスト高となるため，NoC においてはテスト専用信号線に代わり，NoC が通常の動作に使用する入出力ピン・ルータ・チャネル（NoC 内部ネットワーク）を利用するテスト法が研究されている．NoC 内部ネットワークを利用したコアテスト法においては，各コアのテスト開始時刻や，テストに使用するチャネル（テストルート）を指定するスケジュールの出来によってはテスト時間が増大してしまう（コアテストスケジューリング問題）．そのため，コアテストスケジューリング問題を解決し，最適なスケジュールを作成するスケジューリング手法を考案することが，テスト時間の短縮につながる．本論文では，NoC におけるコアテストスケジューリング手法を提案し評価実験を行う．本論文のスケジューリングシステムは，NoC の回路情報と各コアのテストデータ量を入力することで，コアテストスケジュールを出力する．スケジューリングシステムでは，まず入力データからコアテスト優先順位決定手法に従いコアテスト優先順位を決定する．コアテスト優先順位とは，コア毎にコアテストの優先権を順位付けしたものである．このコアテスト優先順位を基に，スケジューラーによってコアテストスケジュールを作成する．この際，各コアのテストルートは，テストルート決定手法に従って決定される．本論文では，スケジューリングシステム内の，コアテスト優先順位決定手法，および，テストルート決定手法の両方について提案を行う．コアテスト優先順位決定手法については，各コアのテストデータ量と周辺チャネル数からヒューリスティックに決定する手法と，多スタート局所探索法によって決定する手法の二つを提案する．テストルート決定手法については，チャネルのビット幅を活かすようにテストルートを決定する手法を，二つ提案する．評価実験として，複数のNoC 回路に対して提案手法によるスケジューリングを行い，作成したスケジュールによるNoC のテスト時間の比較評価を行った．その結果，提案手法によってテスト時間を短縮することに成功し，提案手法の有用性が確認できた．","subitem_description_type":"Abstract"}]},"item_7_description_5":{"attribute_name":"内容記述","attribute_value_mlt":[{"subitem_description":"三重大学大学院工学研究科博士前期課程電気電子工学専攻","subitem_description_type":"Other"},{"subitem_description":"5, 55","subitem_description_type":"Other"}]},"item_7_publisher_30":{"attribute_name":"出版者","attribute_value_mlt":[{"subitem_publisher":"三重大学"}]},"item_7_text_65":{"attribute_name":"資源タイプ（三重大）","attribute_value_mlt":[{"subitem_text_value":"Master's Thesis / 修士論文"}]},"item_7_version_type_15":{"attribute_name":"著者版フラグ","attribute_value_mlt":[{"subitem_version_resource":"http://purl.org/coar/version/c_970fb48d4fbd8a85","subitem_version_type":"VoR"}]},"item_creator":{"attribute_name":"著者","attribute_type":"creator","attribute_value_mlt":[{"creatorNames":[{"creatorName":"佐野, 裕基","creatorNameLang":"ja"}],"nameIdentifiers":[{"nameIdentifier":"22649","nameIdentifierScheme":"WEKO"}]}]},"item_files":{"attribute_name":"ファイル情報","attribute_type":"file","attribute_value_mlt":[{"accessrole":"open_date","date":[{"dateType":"Available","dateValue":"2017-02-20"}],"displaytype":"detail","filename":"2010M113.pdf","filesize":[{"value":"728.8 kB"}],"format":"application/pdf","licensetype":"license_note","mimetype":"application/pdf","url":{"label":"2010M113.pdf","url":"https://mie-u.repo.nii.ac.jp/record/9056/files/2010M113.pdf"},"version_id":"92cbcf72-36af-4b3f-ad76-4be3609ecf74"}]},"item_language":{"attribute_name":"言語","attribute_value_mlt":[{"subitem_language":"jpn"}]},"item_resource_type":{"attribute_name":"資源タイプ","attribute_value_mlt":[{"resourcetype":"thesis","resourceuri":"http://purl.org/coar/resource_type/c_46ec"}]},"item_title":"Network-on-Chipにおけるコアテストスケジューリング手法","item_titles":{"attribute_name":"タイトル","attribute_value_mlt":[{"subitem_title":"Network-on-Chipにおけるコアテストスケジューリング手法","subitem_title_language":"ja"}]},"item_type_id":"7","owner":"15","path":["647"],"pubdate":{"attribute_name":"PubDate","attribute_value":"2013-06-11"},"publish_date":"2013-06-11","publish_status":"0","recid":"9056","relation_version_is_last":true,"title":["Network-on-Chipにおけるコアテストスケジューリング手法"],"weko_creator_id":"15","weko_shared_id":-1},"updated":"2023-09-11T01:29:24.984746+00:00"}