WEKO3
アイテム
共役勾配法を用いたヤコビアン計算のパイプライン処理による高速化
http://hdl.handle.net/10076/0002000663
http://hdl.handle.net/10076/00020006632024ca85-58ab-48f4-bb6f-c683aeafb488
| 名前 / ファイル | ライセンス | アクション |
|---|---|---|
2023ME0192.pdf (453 KB)
|
|
| Item type | 学位論文 / Thesis or Dissertation(1) | |||||||
|---|---|---|---|---|---|---|---|---|
| 公開日 | 2024-04-10 | |||||||
| タイトル | ||||||||
| タイトル | 共役勾配法を用いたヤコビアン計算のパイプライン処理による高速化 | |||||||
| 言語 | ja | |||||||
| 言語 | ||||||||
| 言語 | jpn | |||||||
| 資源タイプ | ||||||||
| 資源タイプ識別子 | http://purl.org/coar/resource_type/c_46ec | |||||||
| 資源タイプ | thesis | |||||||
| 著者 |
今井, 智也
× 今井, 智也
|
|||||||
| 抄録 | ||||||||
| 内容記述タイプ | Abstract | |||||||
| 内容記述 | 近年，機械学習や最適化アルゴリズムの進展が著しい中で，特に高次元の多変数関数におけるヤコビアンの計算が重要な役割を果たす．ヤコビアンは，多変数のベクトル値関数が各変数に対してどのように変化するかを表す行列であり，その情報は数学や物理学の様々な分野で幅広く利用されている．しかし，高次元でのヤコビアン行列の計算は，計算コストが高いという課題がある． この課題に対処するため，本研究ではFPGA（Field Programmable Gate Array）を活用してヤコビアン計算のハードウェア化を行い，処理の高速化と低消費電力化を目指す．本研究では，CPU とFPGA を内蔵したProgrammable SoC （System on Chip）を用いてヤコビアン計算の設計を行う. ヤコビアン計算をFPGA に実装し，データの転送にはDMA（Direct Memory Access）通信を利用した．FPGAに実装する際には，ハードウェア資源と処理速度の最適化が必要であり，ビット削減や配列の再利用などを用いてハードウェア資源の使用効率を向上させた．同時に，パイプライン化を行いながらヤコビアン計算の処理速度を向上させることに焦点を当てた． 実験にはXilinx 社のPYNQ-Z2 ボードを導入し，バンドル調整手法を適用してヤコビアン計算の性能評価を行った．本研究では異なる4 つのアーキテクチャを設計し，それらのアーキテクチャのハードウェア資源の使用量を比較した．実験の結果，設計したアーキテクチャとCPU の実行時間を比較すると，最大で約256 倍の高速化が得られたことが示された． |
|||||||
| 言語 | ja | |||||||
| 抄録 | ||||||||
| 内容記述タイプ | Abstract | |||||||
| 内容記述 | In recent years, the computation of the Jacobian, especially in highdimensional multivariate functions, has played an important role in the rapid progress of machine learning and optimization algorithms. The Jacobian is a matrix that describes how a multivariate vector-valued function varies with respect to each variable, and this information is widely used in various fields of mathematics and physics. However, the computation of the Jacobian matrix in high dimensions is computationally expensive. To address this issue, this study aims to hardwareize the Jacobian computation by utilizing field programmable gate arrays (FPGAs) to achieve faster processing and lower power consumption. In this research, a Programmable SoC (System on Chip) with a built-in CPU and FPGA is used. (System on Chip) with a built-in CPU and FPGA. The Jacobian computation is implemented in FPGA, and direct memory access (DMA)communication is used for data transfer. The FPGA implementation required optimization of hardware resources and processing speed. At the same time, we focused on improving the processing speed of the Jacobian computation while pipelining. The experiments were conducted on a Xilinx PYNQ-Z2 board, and bundle adjustment techniques were applied to evaluate the performance of the Jacobian calculations. We designed four different architectures and compared the hardware resource usage of these architectures. Experimental results showed that the designed architectures were up to 256times faster than the CPU execution times. |
|||||||
| 言語 | en | |||||||
| 内容記述 | ||||||||
| 内容記述タイプ | Other | |||||||
| 内容記述 | 三重大学大学院工学研究科情報工学専攻 コンピュータアーキテクチャ研究室 | |||||||
| 内容記述 | ||||||||
| 内容記述タイプ | Other | |||||||
| 内容記述 | 41p | |||||||
| 書誌情報 |
発行日 2024-03 |
|||||||
| フォーマット | ||||||||
| 内容記述タイプ | Other | |||||||
| 内容記述 | application/pdf | |||||||
| 著者版フラグ | ||||||||
| 出版タイプ | VoR | |||||||
| 出版タイプResource | http://purl.org/coar/version/c_970fb48d4fbd8a85 | |||||||
| 出版者 | ||||||||
| 出版者 | 三重大学 | |||||||
| 出版者（ヨミ） | ||||||||
| ミエダイガク | ||||||||
| 修士論文指導教員 | ||||||||
| 姓名 | 高木, 一義 | |||||||
| 言語 | ja | |||||||
| 資源タイプ（三重大） | ||||||||
| Master's Thesis / 修士論文 | ||||||||
