WEKO3
アイテム
低消費電力と高性能を実現するTSPC DFFを用いた可変段数パイプラインプロセッサの改良手法に関する研究
http://hdl.handle.net/10076/12766
http://hdl.handle.net/10076/1276616990bed-ba67-462a-a34c-72fa21ff82e0
名前 / ファイル | ライセンス | アクション |
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Item type | 学位論文 / Thesis or Dissertation(1) | |||||||
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公開日 | 2013-06-11 | |||||||
タイトル | ||||||||
タイトル | 低消費電力と高性能を実現するTSPC DFFを用いた可変段数パイプラインプロセッサの改良手法に関する研究 | |||||||
言語 | ja | |||||||
言語 | ||||||||
言語 | eng | |||||||
資源タイプ | ||||||||
資源タイプ識別子 | http://purl.org/coar/resource_type/c_46ec | |||||||
資源タイプ | thesis | |||||||
著者 |
中林, 智之
× 中林, 智之
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抄録 | ||||||||
内容記述タイプ | Abstract | |||||||
内容記述 | Enhancement of mobile computers requires the achievement of high performance computing with low energy consumption. Variable stages pipeline (VSP) architecture, which reduces energy consumption and improves execution time by dynamically unifying the pipeline stages, is proposed to achieve this requirement. To unify the pipeline stages dynamically, the VSP processor adopts a special pipeline register called the LDS-cell (Latch D-flip flop Selector-cell). The LDS-cell does not only unify the pipeline stages but can also prevent glitch propagation caused by stage unification under low energy mode. In this paper, the design of the fabricated VLSI of the VSP processor chip on a 0.18 ?m CMOS technology is described. Evaluation of the energy consumption shows that the VSP processor can achieve 13% Iess eners/ consumption than the conventional approach. | |||||||
内容記述 | ||||||||
内容記述タイプ | Other | |||||||
内容記述 | 三重大学大学院工学研究科博士前期課程情報工学専攻 | |||||||
内容記述 | ||||||||
内容記述タイプ | Other | |||||||
内容記述 | 12 | |||||||
書誌情報 |
発行日 2011-01-01 |
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フォーマット | ||||||||
内容記述タイプ | Other | |||||||
内容記述 | application/pdf | |||||||
著者版フラグ | ||||||||
出版タイプ | VoR | |||||||
出版タイプResource | http://purl.org/coar/version/c_970fb48d4fbd8a85 | |||||||
出版者 | ||||||||
出版者 | 三重大学 | |||||||
修士論文指導教員 | ||||||||
寄与者識別子Scheme | WEKO | |||||||
寄与者識別子 | 22778 | |||||||
姓名 | 近藤, 利夫 | |||||||
言語 | ja | |||||||
資源タイプ(三重大) | ||||||||
Master's Thesis / 修士論文 |